数字中端设计工程师（综合+时序）

岗位职责：

维护和完善数字电路综合流程。
完成数字电路的时序约束。
提供timingsignoff的标准，并检查STA结果。
生成自用EDA软件需要的timingmodel数据。
协作工作，与团队中的RTL设计工程师、数字后端工程师一起确保设计的准确性和成功交付。

岗位要求：
本科或以上学位，计算机工程、电子工程或相关领域。
2年以上数字电路综合（SynopsysDesignCompiler）和时序约束经验。
熟练处理数字电路的时序分析和约束开发。
了解Verilog和SystemVerilogRTL设计语言和流程。
了解数字电路后端流程，如ICC2、Innovus、PrimeTime等。
了解物理设计和布局布线的基础知识。
了解DFT的基础知识和设计要求。
掌握脚本工具（如Tcl，Perl）的经验。
有FPGA，高速接口设计（例如DDR，PCIe，Ethernet，Serdes）优先。
有良好的团队合作和沟通能力，能够与团队中的其他工程师协作。
具有解决问题和寻找创新解决方案的能力。
具有良好的英语口语和写作能力，能够与海外同事合作